♣ 부록 예제 및 소스 프로그램은 '상품관련 자료실'에 있습니다. ♣ 관련 키트 상품 ☞ 80386EX PCB + ROM ♣ 주요내용 ♣ 인텔 80386EX의 구조와 특성을 먼저 다루고 있습니다. 그리고 기초사항을 전반적으로 설명하여 연관된 설계기술을 상세히 설명하고 이해를 높이고 활용성을 올리기 위해 실제로 동작하는 로보트 기초회로와 386 기본회로[386EX V1]를 구성하여 프로그램과 회로도까지 첨부하여 바로 테스트까지 가능한환경을 만들어 봤습니다. 80386EX 연구회로는 귀하가 386EX를 쉽게 배우고 접근하는 도구가 될 것입니다. ♣ 차례 ♣ 제1부 386EX 구조와 프로그래밍 제1장 이 매뉴얼의 가이드 1.1 매뉴얼 차례 1.2 표기적 관습 1.3 특별한 용어 1.4 관련된 문서 1.5 주문자 서비스 1.5.1 인텔의 FaxBack 서비스를 사용하는 방법 1.5.2 인텔의 응용 BBS를 사용하는 방법 1.5.3 어떻게 최근의 ApBUILDER 파일과 Hypertext Manual과 BBS에서 Data Sheet를 찾을 것인가? 제2장 구조적 개요 2.1 핵심 2.2 집적된 주변장치 2.3 PC 호환성 2.3.1 I/O 고려 2.3.2 향상된 DMA 제어기 2.3.3 SIO 채널 제3장 코어 개요 3.1 시스템 운영 모드 개요 3.1.1 SMM 하드웨어 인터페이스 3.1.2 SM# 인터럽트 3.1.3 SMRAM 3.1.4 SMRAM을 위한 칩 셀렉트 장치 지원 3.1.5 I/O 재시작 3.1.6 HALT 재시작 3.1.7 SMRAM 상태 덤프 영역 3.1.8 리쥼 명령(RSM) 3.1.9 SMM 우선순위 3.2 시스템 운영 인터럽트 3.2.1 HALT 사이클 동안의 시스템 운영 인터럽트 3.2.2 I/O 명령 동안의 시스템 운영 인터럽트 3.2.3 SMM 구동기 동안의 인터럽트 3.2.4 RESET에 의해서 종단된 SMM 구동기 3.2.5 SMM 구동기 동안의 HALT 3.2.6 SMM 동작 동안의 SM# 3.3 Interl386EX-TM 프로세서 식별자 레지스터 제4장 시스템 레지스터 구성 4.1 개요 4.1.1 Intel386-TM 프로세서 코어 구성 레지스터 4.1.2 Intel386-TM EX 프로세서의 주변장치 레지스터 4.2 PC/AT 시스템을 위한 I/O 어드레스 공간 4.3 확장된 I/O 어드레스 공간 4.4 주변장치 레지스터의 구성 4.5 I/O 어드레스 디코딩 기술 4.5.1 어드레스 구성 레지스터 4.5.2 확장 I/O 공간의 활성화 유무 4.6 어드레싱 모드 4.6.1 DOS-호환 모드 4.6.2 비침입적인 DOS 모드 4.6.3 향상된 DOS 모드 4.6.4 비 DOS 모드 4.7 주변장치 레지스터 어드레스 제5장 디바이스 구성 5.1 도입 5.2 주변장치 구성 5.2.1 DMA 제어기, 버스 조정자, 그리고 리프레시 장 치 구성 5.2.2 인터럽트 제어 장치 구성 5.2.3 타이머/카운터 장치 구성 5.2.4 동기 직렬 I/O 구성 5.2.5 직렬 비동기 I/O 구성 5.2.6 코어 구성 5.3 핀 구성 5.4 디바이스 구성 과정 5.5 구성의 예 5.5.1 예 디자인의 필요조건 5.5.2 예 디자인의 해결책 제6장 클럭과 전력 관리장치 6.1 개요 6.1.1 클럭 발생 로직 6.1.2 전력 관리 로직 6.1.3 크럭과 전련 관리 레지스터와 신호 6.2 PSCLK 주파수의 제어 6.3 전력 관리 모드의 제어 6.3.1 아이들 모드 6.3.2 Power down 6.4 디자인 고려사항 6.4.1 리세트 고려사항 6.4.2 절전 고려사항 제7장 버스 인터페이스 장치 7.1 개요 7.1.1 버스 신호 설명 7.2 버스 동작 7.2.1 버스 상태 7.2.2 파이프라인 구조 7.2.3 데이터 버스 전달과 피연산자 정열 7.2.4 Ready 로직 7.3 버스 사이클 7.3.1 읽기 사이클 7.3.2 쓰기 사이클 7.3.3 파이프라인된 사이클 7.3.4 인터럽트 인식 사이클 7.3.5 정지/셧다운 사이클 7.3.6 리프레시 사이클 7.3.7 BS8 사이클 7.4 버스 잠금 7.4.1 잠금 사이클의 활성화 7.4.2 잠금된 사이클 타이밍 7.4.3 LOCK# 신호 지속 7.5 HOLD/HLDA(HOLD 인식) 7.5.1 HOLD/HLDA 타이밍 7.5.2 정지 신호 지연 제8장 인터럽트 제어장치 8.1 개요 8.2 ICU 동작 8.2.1 인터럽트 소스 8.2.2 인터럽트 우선순위 8.2.3 인터럽트 벡터 8.2.4 인터럽트 처리과정 8.2.5 폴 모드(Poll Mode) 8.3 프로그래밍 8.3.1 포트 3 구성 레지스터(P3CFG) 8.3.2 인터럽트 구성 레지스터(INTCFG) 8.3.3 초기화 명령 워드 1(ICW1) 8.3.4 초기화 명령 워드 2(ICW2) 8.3.5 초기화 명령 워드 3(ICW3) 8.3.6 초기화 명령 워드 4(ICW4) 8.3.7 동작 명령 워드 1(OCW1) 8.3.8 동작 명령 워드 2(OCW1) 8.3.9 동작 명령 워드 3(OCW1) 8.3.10 폴 상태 바이트(POLL) 8.3.11 프로그래밍 조건 8.4 설계 조건 8.4.1 인터럽트 승인 사이클 8.4.2 인터럽트 검출 8.4.3 가(暇) 인터럽트 제9장 타이머/카운터 장치 9.1 개요 9.1.1 TCU 신호와 레지스터 9.2 TCU 동작 9.2.1 모드 0-터미널 카운터 9.2.2 모드 1-하드웨어 재트리거할 수 있는 한 지점 9.2.3 모드 2-비율 생성기 9.2.4 모드 3-정현파 9.2.5 모드 4-소프트웨어적으로 트리거된 스트로브 9.2.6 모드 5-하드웨어적으로 트리거된 스트로브 9.3 프로그래밍 9.3.1 입력과 출력 신호의 구성 9.3.2 카운터 초기화 제10장 감시타이머 장치 10.1 개요 10.1.1 WDT 동작 10.1.2 WDT 레지스터와 신호 10.2 WDT 프로그래밍 10.2.1 일반적인 목적의 타이머 모드 10.2.2 소프트웨어 감시 모드 10.2.3 버스 모니터 모드 10.3 WDT 비활성화 10.4 설계시 고려사항 제11장 비동기 직렬 I/O 장치 11.1 개요 11.1.1 SIO 신호 11.2 SIO 동작 11.2.1 보율(baud rate) 생성기 11.2.2 송신기 11.2.3 수신기 11.2.4 모뎀 제어 11.2.5 진단 모드 11.2.6 SIO 인터럽트 소스 11.3 프로그래밍 11.3.1 핀과 포트 설정 레지스터(PINCFG와 PnCFG[n=1- 3]) 11.3.2 SIO와 SSIO 설정 레지스터(SIOCFG) 11.3.3 제수 래치 레지스터(DLLn과 DLHn) 11.3.4 송신 버퍼 레지스터(TBRn) 11.3.5 수신 버퍼 레지스터(RBRn) 11.3.6 직렬 라인 제어 레지스터(LCRn) 11.3.7 직렬 라인 상태 레지스터(LSRn) 11.3.8 인터럽트 활성 레지스터(IERn) 11.3.9 인터럽트 ID 레지스터(IIRn) 11.3.10 모뎀 제어 레지스터(MCRn) 11.3.11 모뎀 상태 레지스터(MSRn) 11.3.12 스크래치(scratch) 패드 래지스터(SCRn) 11.4 프로그램시 고려사항 제12장 동기직렬 I/O 장치 12.1 개요 12.1.1 SSIO 신호 12.2 SSIO 동작 12.2.1 보율 생성기 12.2.2 송신기 12.2.3 수신기 12.3 프로그래밍 12.3.1 핀 설정 레지스터(PINCFG) 12.3.2 SIO와 SSIO 설정 레지스터(SIOCFG) 12.3.3 프리스케일 클럭 레지스터(CLKPRS) 12.3.4 SSIO 보율 제어 레지스터(SSIOBAUD) 12.3.5 SSIO 보율 계수 레지스터(SSIOCTR) 12.3.6 SSIO 제어 1 레지스터(SSIOCON1) 12.3.7 SSIO 제어 2 레지스터(SSIOCON2) 12.3.8 SSIO 송신 홀딩 버퍼(SSIOTRBUF) 12.3.9 SSIO 수신 홀딩 버퍼(SSIORBUF) 12.4 설계시 고려사항 제13장 입력/출력 포트 제14장 칩 셀렉트 장치 제15장 리프레시 제어장치 제16장 DMA 제어기 제17장 JTAG 시험 논리장치 부록A 신호설명 부록B PC/AT* 구조와의 호환성 부록C 용어해설 제2부 386EX Data Sheet 1.0 PIN ASSIGNMENT 2.0 PIN DESCRIPTION 3.0 FUNCTIONAL DESCRIPTION 4.0 DESIGN CONSIDERATIONS 5.0 DC SPECIFICATIONS 6.0 AC SPECIFICATIONS 7.0 BUS CYCLE WAVEFORMS 8.0 REVISION HISTORY 제3부 마이크로 로보트(PYS-4) 제작 제1장 제원 1.1 구성요소 1.2 전체 외형 제2장 회로도 제3장 386EX 주변장치 및 부팅과정 3.1 I/O 어드세스 영역 3.2 CSU 3.3 PIO 3.4 ICU 3.5 TCU & WDT 3.6 SCU 3.7 PINCFG 3.8 부팅과정(bootex.asm) 제4장 모터의 구동 4.1 배경 4.2 구성(SLA7024) 4.3 구동 루틴 제5장 센서의 구동과 ADC 5.1 배경 5.2 구성(MAX158) 5.3 센서 구동 루틴 제6장 전원 제7장 소스프로그램과 개발환경 7.1 bootex.asm 7.2 BC의 START UP CODE와 ROM화 7.3 loader.asm 7.4 kmonex.c 7.5 kcom2.c 7.6 ycom.c 7.7 ys4.c 제8장 부품을 구입하려면 제4부 386EX 개발보드, 386EX V1 회로와 PCB 1. 386EX V1 회로도와 PCB 특징 2. 마우스-PYS4와 386EX-V1 PCB가 달라진 점 3. 386EX V1 회로 부품 List 4. 부품 주의사항 5. 386EX V1 PCB 회로도 6. 386EX V1 패턴도 7. 80386EX REV.1 보드의 견본 제작과 요령(참고 예) 제5부 로보트 소스 프로그램(예)
인텔 80386EX의 구조와 특성을 먼저 다루고 있습니다. 그리고 기초사항을 전반적으로 설명하여 연관된 설계기술을 상세히 설명하고 이해를 높이고 활용성을 올리기 위해 실제로 동작하는 로보트 기초회로와 386 기본회로[386EX V1]를 구성하여 프로그램과 회로도까지 첨부하여 바로 테스트까지 가능한환경을 만들어 봤습니다. 80386EX 연구회로는 귀하가 386EX를 쉽게 배우고 접근하는 도구가 될 것입니다.
제1부 386EX 구조와 프로그래밍 제1장 이 매뉴얼의 가이드 1.1 매뉴얼 차례 1.2 표기적 관습 1.3 특별한 용어 1.4 관련된 문서 1.5 주문자 서비스 1.5.1 인텔의 FaxBack 서비스를 사용하는 방법 1.5.2 인텔의 응용 BBS를 사용하는 방법 1.5.3 어떻게 최근의 ApBUILDER 파일과 Hypertext Manual과 BBS에서 Data Sheet를 찾을 것인가? 제2장 구조적 개요 2.1 핵심 2.2 집적된 주변장치 2.3 PC 호환성 2.3.1 I/O 고려 2.3.2 향상된 DMA 제어기 2.3.3 SIO 채널 제3장 코어 개요 3.1 시스템 운영 모드 개요 3.1.1 SMM 하드웨어 인터페이스 3.1.2 SM# 인터럽트 3.1.3 SMRAM 3.1.4 SMRAM을 위한 칩 셀렉트 장치 지원 3.1.5 I/O 재시작 3.1.6 HALT 재시작 3.1.7 SMRAM 상태 덤프 영역 3.1.8 리쥼 명령(RSM) 3.1.9 SMM 우선순위 3.2 시스템 운영 인터럽트 3.2.1 HALT 사이클 동안의 시스템 운영 인터럽트 3.2.2 I/O 명령 동안의 시스템 운영 인터럽트 3.2.3 SMM 구동기 동안의 인터럽트 3.2.4 RESET에 의해서 종단된 SMM 구동기 3.2.5 SMM 구동기 동안의 HALT 3.2.6 SMM 동작 동안의 SM# 3.3 Interl386EX-TM 프로세서 식별자 레지스터 제4장 시스템 레지스터 구성 4.1 개요 4.1.1 Intel386-TM 프로세서 코어 구성 레지스터 4.1.2 Intel386-TM EX 프로세서의 주변장치 레지스터 4.2 PC/AT 시스템을 위한 I/O 어드레스 공간 4.3 확장된 I/O 어드레스 공간 4.4 주변장치 레지스터의 구성 4.5 I/O 어드레스 디코딩 기술 4.5.1 어드레스 구성 레지스터 4.5.2 확장 I/O 공간의 활성화 유무 4.6 어드레싱 모드 4.6.1 DOS-호환 모드 4.6.2 비침입적인 DOS 모드 4.6.3 향상된 DOS 모드 4.6.4 비 DOS 모드 4.7 주변장치 레지스터 어드레스 제5장 디바이스 구성 5.1 도입 5.2 주변장치 구성 5.2.1 DMA 제어기, 버스 조정자, 그리고 리프레시 장 치 구성 5.2.2 인터럽트 제어 장치 구성 5.2.3 타이머/카운터 장치 구성 5.2.4 동기 직렬 I/O 구성 5.2.5 직렬 비동기 I/O 구성 5.2.6 코어 구성 5.3 핀 구성 5.4 디바이스 구성 과정 5.5 구성의 예 5.5.1 예 디자인의 필요조건 5.5.2 예 디자인의 해결책 제6장 클럭과 전력 관리장치 6.1 개요 6.1.1 클럭 발생 로직 6.1.2 전력 관리 로직 6.1.3 크럭과 전련 관리 레지스터와 신호 6.2 PSCLK 주파수의 제어 6.3 전력 관리 모드의 제어 6.3.1 아이들 모드 6.3.2 Power down 6.4 디자인 고려사항 6.4.1 리세트 고려사항 6.4.2 절전 고려사항 제7장 버스 인터페이스 장치 7.1 개요 7.1.1 버스 신호 설명 7.2 버스 동작 7.2.1 버스 상태 7.2.2 파이프라인 구조 7.2.3 데이터 버스 전달과 피연산자 정열 7.2.4 Ready 로직 7.3 버스 사이클 7.3.1 읽기 사이클 7.3.2 쓰기 사이클 7.3.3 파이프라인된 사이클 7.3.4 인터럽트 인식 사이클 7.3.5 정지/셧다운 사이클 7.3.6 리프레시 사이클 7.3.7 BS8 사이클 7.4 버스 잠금 7.4.1 잠금 사이클의 활성화 7.4.2 잠금된 사이클 타이밍 7.4.3 LOCK# 신호 지속 7.5 HOLD/HLDA(HOLD 인식) 7.5.1 HOLD/HLDA 타이밍 7.5.2 정지 신호 지연 제8장 인터럽트 제어장치 8.1 개요 8.2 ICU 동작 8.2.1 인터럽트 소스 8.2.2 인터럽트 우선순위 8.2.3 인터럽트 벡터 8.2.4 인터럽트 처리과정 8.2.5 폴 모드(Poll Mode) 8.3 프로그래밍 8.3.1 포트 3 구성 레지스터(P3CFG) 8.3.2 인터럽트 구성 레지스터(INTCFG) 8.3.3 초기화 명령 워드 1(ICW1) 8.3.4 초기화 명령 워드 2(ICW2) 8.3.5 초기화 명령 워드 3(ICW3) 8.3.6 초기화 명령 워드 4(ICW4) 8.3.7 동작 명령 워드 1(OCW1) 8.3.8 동작 명령 워드 2(OCW1) 8.3.9 동작 명령 워드 3(OCW1) 8.3.10 폴 상태 바이트(POLL) 8.3.11 프로그래밍 조건 8.4 설계 조건 8.4.1 인터럽트 승인 사이클 8.4.2 인터럽트 검출 8.4.3 가(暇) 인터럽트 제9장 타이머/카운터 장치 9.1 개요 9.1.1 TCU 신호와 레지스터 9.2 TCU 동작 9.2.1 모드 0-터미널 카운터 9.2.2 모드 1-하드웨어 재트리거할 수 있는 한 지점 9.2.3 모드 2-비율 생성기 9.2.4 모드 3-정현파 9.2.5 모드 4-소프트웨어적으로 트리거된 스트로브 9.2.6 모드 5-하드웨어적으로 트리거된 스트로브 9.3 프로그래밍 9.3.1 입력과 출력 신호의 구성 9.3.2 카운터 초기화 제10장 감시타이머 장치 10.1 개요 10.1.1 WDT 동작 10.1.2 WDT 레지스터와 신호 10.2 WDT 프로그래밍 10.2.1 일반적인 목적의 타이머 모드 10.2.2 소프트웨어 감시 모드 10.2.3 버스 모니터 모드 10.3 WDT 비활성화 10.4 설계시 고려사항 제11장 비동기 직렬 I/O 장치 11.1 개요 11.1.1 SIO 신호 11.2 SIO 동작 11.2.1 보율(baud rate) 생성기 11.2.2 송신기 11.2.3 수신기 11.2.4 모뎀 제어 11.2.5 진단 모드 11.2.6 SIO 인터럽트 소스 11.3 프로그래밍 11.3.1 핀과 포트 설정 레지스터(PINCFG와 PnCFG[n=1- 3]) 11.3.2 SIO와 SSIO 설정 레지스터(SIOCFG) 11.3.3 제수 래치 레지스터(DLLn과 DLHn) 11.3.4 송신 버퍼 레지스터(TBRn) 11.3.5 수신 버퍼 레지스터(RBRn) 11.3.6 직렬 라인 제어 레지스터(LCRn) 11.3.7 직렬 라인 상태 레지스터(LSRn) 11.3.8 인터럽트 활성 레지스터(IERn) 11.3.9 인터럽트 ID 레지스터(IIRn) 11.3.10 모뎀 제어 레지스터(MCRn) 11.3.11 모뎀 상태 레지스터(MSRn) 11.3.12 스크래치(scratch) 패드 래지스터(SCRn) 11.4 프로그램시 고려사항 제12장 동기직렬 I/O 장치 12.1 개요 12.1.1 SSIO 신호 12.2 SSIO 동작 12.2.1 보율 생성기 12.2.2 송신기 12.2.3 수신기 12.3 프로그래밍 12.3.1 핀 설정 레지스터(PINCFG) 12.3.2 SIO와 SSIO 설정 레지스터(SIOCFG) 12.3.3 프리스케일 클럭 레지스터(CLKPRS) 12.3.4 SSIO 보율 제어 레지스터(SSIOBAUD) 12.3.5 SSIO 보율 계수 레지스터(SSIOCTR) 12.3.6 SSIO 제어 1 레지스터(SSIOCON1) 12.3.7 SSIO 제어 2 레지스터(SSIOCON2) 12.3.8 SSIO 송신 홀딩 버퍼(SSIOTRBUF) 12.3.9 SSIO 수신 홀딩 버퍼(SSIORBUF) 12.4 설계시 고려사항 제13장 입력/출력 포트 제14장 칩 셀렉트 장치 제15장 리프레시 제어장치 제16장 DMA 제어기 제17장 JTAG 시험 논리장치 부록A 신호설명 부록B PC/AT* 구조와의 호환성 부록C 용어해설 제2부 386EX Data Sheet 1.0 PIN ASSIGNMENT 2.0 PIN DESCRIPTION 3.0 FUNCTIONAL DESCRIPTION 4.0 DESIGN CONSIDERATIONS 5.0 DC SPECIFICATIONS 6.0 AC SPECIFICATIONS 7.0 BUS CYCLE WAVEFORMS 8.0 REVISION HISTORY 제3부 마이크로 로보트(PYS-4) 제작 제1장 제원 1.1 구성요소 1.2 전체 외형 제2장 회로도 제3장 386EX 주변장치 및 부팅과정 3.1 I/O 어드세스 영역 3.2 CSU 3.3 PIO 3.4 ICU 3.5 TCU & WDT 3.6 SCU 3.7 PINCFG 3.8 부팅과정(bootex.asm) 제4장 모터의 구동 4.1 배경 4.2 구성(SLA7024) 4.3 구동 루틴 제5장 센서의 구동과 ADC 5.1 배경 5.2 구성(MAX158) 5.3 센서 구동 루틴 제6장 전원 제7장 소스프로그램과 개발환경 7.1 bootex.asm 7.2 BC의 START UP CODE와 ROM화 7.3 loader.asm 7.4 kmonex.c 7.5 kcom2.c 7.6 ycom.c 7.7 ys4.c 제8장 부품을 구입하려면 제4부 386EX 개발보드, 386EX V1 회로와 PCB 1. 386EX V1 회로도와 PCB 특징 2. 마우스-PYS4와 386EX-V1 PCB가 달라진 점 3. 386EX V1 회로 부품 List 4. 부품 주의사항 5. 386EX V1 PCB 회로도 6. 386EX V1 패턴도 7. 80386EX REV.1 보드의 견본 제작과 요령(참고 예) 제5부 로보트 소스 프로그램(예)
